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查看: 960|回复: 3

[求助] SR latch verilog-A

发表于 2023-9-25 10:35:56 | 显示全部楼层 |阅读模式

10资产

求助该SR latch 的verilog-A代码

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发表于 2024-9-27 11:01:03 | 显示全部楼层

同求

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发表于 2024-10-18 19:56:14 | 显示全部楼层

Thanks!

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发表于 2024-10-19 14:54:00 | 显示全部楼层

这东西自己写一个就可以啊 cross clk上升或者下降沿，如果输入为+，输出为1，否则为0

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