hdlbits答题，有没有大佬帮我看看注释与注释前三行有什么区别呀？

luhaix

有没有大佬帮我看看注释与注释前三行有什么区别呀？在HDLbits答题，发现自己写的代码跑出的波形不对。
   题目：构建一个100位的左右旋转器，同步load，左右旋转需使能。旋转器从另一端输入移位的位元，不像移位器那样丢弃移位的位元而以零位移位。如果启用，旋转器就会旋转这些位，而不会修改或丢弃它们。

load：加载100位的移位寄存器数据
ena[1:0]：2’b01 右转1bit； 2’b10 左转1bit；其他情况不转
q：旋转器内容

module top_module(
    input clk,
    input load,
    input [1:0] ena,
    input [99:0] data,
    output reg [99:0] q);
    reg temp;
    always@(posedge clk)begin
        if(load==1)begin
            q<=data;
        end
        else if(ena==2'b01)begin
            temp<=q[0];
            q<=q>>1'b1;
            q[99]<=temp;
            //q<={q[0],q[99:1]};别人的代码
        end
        else if(ena==2'b10)begin
            temp<=q[99];
            q<=q<<1'b1;
            q[0]<=temp;
            //q<={q[98:0],q[99]};
        end
       else begin
            q<=q;
        end
    end

endmodule

                               
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sh6772

            temp<=q[0];
            q<=q>>1'b1;
            q[99]<=temp;
            //q<={q[0],q[99:1]};别人的代码

你的代码中，因为verilog的代码执行是并行的，temp<=q[0]; q[99]<=temp; 会同时执行，所以q[0]的值会在下一个clk上升沿传递给q[99]，本次clk上升沿传递的是上个clk上个升沿获取的值。