VCS 前端仿真出现Timing violation

mrpp · 发表于 2023-9-18 10:38:01

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最近在做一个竞赛，用官方提供的arm生成的单端口RAM替换了自己写的SRAM后，再次用VCS对RTL代码进行仿真，会出现极其多的时序违例情况，如下：
'/source _code/RAMSP128X16.V", 1490: Timing violation in Top_ tb .DUT.Block1.0utput Buffer100.u3.u0.u0 $hold( posedge CLK &&& RET1Neq1aCENeq0:8870000, posedge WEN[4J :8070000, limit: 50
$hold(posedge CLK &&& RET1Neq1aCENeq0aWEN1eq0aGWENeq0:8170000, posedge D[1]:8170000, limit:500)
……
全部是以$hold这样的时序违例，还和limit的时间相差了好几个数量级.
调用SRAM的波形图部分截取如下：

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我这才是最前端的RTL设计就这么违例，那后端不是原地爆炸？是不是我的操作出了问题啊？第一次用VCS的小白求助。虽然家+notiningcheck可以避免，但还是搞不懂真正的原因是什么……

树欲静 · 发表于 2023-9-18 17:42:41

像是没看ram的时序要求上来直接就替换，懒得看的话，你把时钟频率放慢试试，

Blando · 发表于 2023-9-21 17:53:17

你前仿关心什么时序检查？做竞赛，第一次用VCS？

jiachuankang · 发表于 2023-9-23 17:13:36

因为你替换的ram.v中有时序检查语句，后仿真时带有时序信息才会关心，前仿真时没有延时信息，时钟和使能、数据、地址等信号都是同时变化的，肯定不满足时序检查，+nospecify选项就是告诉工具不用检查时序了

SGengiant · 发表于 2023-10-26 18:43:44

jiachuankang 发表于 2023-9-23 17:13
因为你替换的ram.v中有时序检查语句，后仿真时带有时序信息才会关心，前仿真时没有延时信息，时钟和使能、 ...

你好，为什么我用nospecify会报unknown啊，该用什么替换掉这个呢

weiyishh · 发表于 2023-10-27 18:15:31

-notimingcheck
-nospecify

flyfreee · 发表于 2023-11-12 20:37:47

同，请问你是怎么解决的诶。屏蔽时序检查？但后端也一堆违例

[求助] VCS 前端仿真出现Timing violation

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