verilog生成的symbol如何与模拟电路混合进行xa仿真

gcj1999 · 发表于 2023-9-13 11:24:46

在virtuoso中，用verilog代码经过functyional生成了一个symbol，现在想把这个symbol和一个模拟电路进行混合仿真，因为AMS仿真速度太慢，所以想要通过XA进行仿真，但在仿真过程中出现了下面的这种错误，目前也找不到头绪，新人小白，请大神们多多指教

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uzljuljz · 发表于 2023-9-14 14:00:49

仿真慢的话，开了aps++仿真吗？

gerry1812 · 发表于 2023-9-18 21:36:07

找不到那个I6的symbol，网表抽的不对

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