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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 能否分享您的版图检查flow？
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查看: 945|回复: 0

[讨论] 能否分享您的版图检查flow？

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发表于 2023-9-12 16:18:33 | 显示全部楼层 |阅读模式

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请教各位前辈，在layout工程师完成初版layout后，进行检查的时候，应该从哪些方面来检查版图呢？如果可以不通过后仿真来检查出版图问题，应该可以提高效率吧。有没有flow可以分享呢，感谢
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