verdi的使用问题

ningyuan198

VCS编译时define参数，verdi load源代码时，未识别出。

tb中有如下代码：
`ifdef TEST
test1 u_test1(a,b,c,y);
`else
test2 u_test2(a,b,c,y);
`endif

在vcs编译时，使用+define+TEST，仿真时，tb中实例化的test1；
但是，在verdi -f tb.f查看波形和设计文件时，提示test1没有用到，设计文件中就没有显示test1模块。
看上去verdi没有识别处在vcs编译时define的TEST。

有什么办法，可以满足在VCS编译时指定define参数，verdi查看波形时又能正确load 该define 参数时的源代码吗？

gaurson

verdi的命令后面也加上同样的define，这毕竟是两条指令。verdi也会实现编译的处理的，所以需要加上同样的宏定义。verdi不是基于vcs的编译库去加载代码，而是重新编译的。

烟花一时

这里提供两种方式
1. 脚本的方式，考虑到你可能使用的define偏多，那么就用makefile的形式，首先可以把你使用的define都设置成变量，然后在vcs和verdi的命令+define+后调用你需要的define变量
2. define文件的形式，同样适用于define偏多，可以把你所需要的define都写入一个def.v的文件中，tb.f中的第一行加上+incdir+，后接def.v所在的绝对路径或者相对路径都可以，第二行把def.v加进来；这样子vcs和verdi在使用的时候都不需要考虑+define+的问题

希望上述解答对你有所帮助

freemanhans

Verdi命令行也加上+define+TEST就可以了啊

ningyuan198

明白了，谢谢大家的帮助！