低功耗CMOS数字合成0-13MHz敏捷正弦波发生器

dalina

-------本帖由eetop的dalina翻译自Glenn Chang的“ A Low-Power CMOS Digitally Synthesized 0-13MHz Agile Sinewave Generator”----

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低功耗单片 1um CMOS IC 生成 26MHz 宽的单边带跳频扩频波形，用于 902-928MHz 免许可 ISM 频段的无线传输。 该 IC 上的直接数字频率合成器 (DDFS) 生成正弦和余弦波形的 lob 样本，其频率通过 11b 输入字进行选择，随后由片上 10b D/A 转换器 (DAC) 将 DDFS 输出转换为 采样数据模拟信号。 架构和电路的简化使这款 2.9~4.9mm^2 IC 在 40MHz、3V 电源下的功耗降低至 40mW。
频率合成器的签名 I-Q 架构将满足规格所需的最大时钟频率减半。 两个 DDFSDAC 通道可产生频率从 0 到 13MHz 变化的离散时间正弦和余弦波形（图 1）。 经过抗混叠滤波后，这些正弦波分别由 915MHz 本地振荡器的正交输出进行上变频。

                               
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如果添加两个上变频输出，则输出频率范围为 915 至 928 MHz。如果减去它们，频率将覆盖 902 至 915MHz。符号反转可以在DDFS输出的数字域中实现。 DDFS 时钟必须至少是最高正弦波频率的三倍，以降低抗混叠滤波器的复杂性。因此，该 DDFS/DAC 的时钟频率必须至少为 39 MHz。
DDFS 单元使用高效的架构来合成具有低光谱杂质的正弦波 [1]。 使用最小的内部和外部字长，保证杂散音相对于基频至少为-72.6dBc。 为了响应输入控制字，输出立即以 19.5kHz 的增量在 0 至 13MHz 范围内步进。
DDFS ROM 比直接设计的 ROM 小 32 倍。 利用正弦函数的半波和四分之一波对称性，通过自变量的相移从一个 ROM 生成正弦和余弦波形。 内部字长缩短了 2b，因为 ROM 存储了正弦幅度和相位之间的差异。 一个大型查找表被较小的粗插值表和精插值表取代。
DAC 通过由数字输入控制的开关连续平分两个相等电容器之间的参考电荷，因此不会消耗静态功率。 其动态 CV^2f 耗散随着电容 C 的增加而变小，其最小值受到失配误差和热噪声的影响。在转换结束时，采样保持缓冲器将电荷转换为电压。如果缓冲器不受转换速率限制，则重新采样将保证输出中不会出现与代码相关的毛刺。
通过十个电荷重新分配级的流水线操作获得了 50MHz 的转换速率。 数据字的有效位逐渐增加，通过延迟寄存器应用到级联的十个一位电荷重新分配单元，每个单元由一个电容器和两个开关组成（图 2）[2]。

                               
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每个数据位最初将其单元电容器预充电至高或低参考电压。 当电容器与前一个电池短路时，产生的平均电压对应于 2b D/A 转换。 电荷穿过十个电池后获得 10b 转换。 与 CCD 中一样，流水线电荷传输需要三相非重叠时钟。
该二进制加权 DAC 的线性度受到电容器失配以及 MOSFET 开关注入的信号相关杂散电荷的限制。 转换率受到每个单元中 RC 稳定时间的限制。 如果用于降低 RC 时间常数的 FET 太宽，它们与单元电容器并联的电压相关结电容将增加非线性。
使用有关电容器失配和已知 FET 模型的已发布数据。 单元组件在这些限制内进行了优化，形成了 500fF 单元电容器和由 5pm 宽的 nMOS 和 PMOS FET 组成的互补开关。 采用 3V 驱动 t FET 栅极时，当电容器摆动限制在约 1V 共模电平的 +-0.25V 时，可以获得可接受的短 RC 时间常数（图 3）。

                               
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一次用各自的数据位对三个单元进行预充电，然后在三相时钟的控制下在单元之间重新分配电荷。 因此，输入字被分为三个 3b 半字节和一个 MSB，并且在流水线寄存器中适当延迟之后，每个半字节驱动一个 3b DAC 级。
互补开关中的相同尺寸的 FET 可以抵消彼此的电荷注入。 预充电结束时开关注入的杂散电荷会导致 DAC 增益误差。 电荷共享后的注入与信号相关并且会产生非线性。 对于 10b 操作来说，这个误差源很小，可以接受。
DAC 输出电荷由缓冲器转换为电压。 为了获得与 DAC 相称的线性度，缓冲器是一个平衡开关电容器单位增益级，使用具有约 60dB 开环增益的超级共源共栅运算放大器（图 2）[3]。

由互补数据驱动的两个 DAC 管道将平衡输入应用于缓冲器，其时钟方案消除了来自其自身采样开关的信号相关电荷。 运算放大器反馈环路中的开漏退化差分对以 50 欧姆驱动片外仪器。
电荷重新分配管道的最后一级由数据 1 驱动，将电容器上的共模电压从管道中的 1V 提升到缓冲器输入处的 1.5V。 运算放大器采样开关和电容器经过配置，使缓冲器输入本身类似于 DAC 单元。DAC 中的三个时钟相位和缓冲器的两个附加相位是从单个外部时钟在片内导出的（图 4）

                               
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在 3V 电源、40 MHz 频率下，DDFS 逻辑功耗为 35mW，DAC 时钟发生器功耗为 4mW，DAC 电荷重新分配管道功耗小于 1mW。 在此原型中，大型输出缓冲器驱动片外负载。 当扩展以驱动典型片上电容负载时，预计功耗为 3 至 5mW。
以采样率 fs 运行的 DDFS 系统中最坏情况的杂散产物出现在以 t 频率 fs/4 和 fs/3 合成的正弦波中。 杂散频率低于-72dBc。 在低输出频率下，三次谐波为 -56dBc，而在与 fs/3 略有偏移的输出音调中，最大混叠谐波为 -50dBc（图 5a 和 5b）。
这些谐波高于预期，由连接 DAC 单元的小线间边缘电容产生（图 6）。 经过修改布局并减少寄生的 IC 的结果预计将提供接近 10b 的线性度。

                               
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