tsmc后仿sdf文件反标信息没有替换vlg标准单元的placeholder

zhtotem · 发表于 2023-9-2 20:20:46

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tsmc的vlg单元库中，似乎使用了placeholder如下图。sdf文件back-annotation也显示加载了，但是似乎没有替换掉下面的0信息。[img]blob:https://bbs.eetop.cn/90a48370-7b7f-4591-9b26-23f4c4f5c007[/img]
所以整个仿真没完全体现出来延时关系。
有没有人遇到过这个问题，vcs有额外控制选项需要添加么？

zhtotem · 发表于 2023-9-2 20:22:03

module Axxxxx (A1, A2, A3, Z);
input A1, A2, A3;
output Z;
and (Z, A1, A2, A3);

specify
(A1 => Z) = (0, 0);
(A2 => Z) = (0, 0);
(A3 => Z) = (0, 0);
endspecify
endmodule

vlg的cell库是这样specify的

zero_0 · 发表于 2023-9-8 15:23:34

sdf应该是要覆盖specify的，没有开notimingcheck和nospecify吧

[求助] tsmc后仿sdf文件反标信息没有替换vlg标准单元的placeholder

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