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[求助] verilog宏定义的问题

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发表于 2023-8-31 17:56:43 | 显示全部楼层 |阅读模式

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本帖最后由 zhanghanqing 于 2023-9-1 09:06 编辑




  1. `define D 1
  2. …………
  3. assign a = `D 2’b11;




复制代码
今天看到这样一段代码,这个`D的作用是什么啊?
发表于 2023-9-1 10:26:08 | 显示全部楼层
没有#?
 楼主| 发表于 2023-9-1 17:10:15 | 显示全部楼层


没有,就是宏后边节数字
发表于 2023-9-8 18:18:52 | 显示全部楼层
这个在工具跑仿真的时候会报错的,无论这个`D和2之间有没有空格都会报错
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