CTS时钟树插入了奇数个反相器

in_tears · 发表于 2023-8-18 18:18:45

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各位大哥，在跑仿真时，发现输出逻辑电平相反，回头看发现是innovus在CTS时钟树生成这步，在输出端插入了一个反相器，想问问大家是否有什么方法去插入偶数个反相器。或者可不可以不插入反相器。

南波湾001 · 发表于 2023-8-18 19:23:56

我遇到过抓取信号前奇数个反相器，但抓取信号后也有奇数个反相器，最终电平是正确的，所以还是要查看最末端的信号

in_tears · 发表于 2023-8-18 22:35:42

主要是innovus吐出的.v网表文件，输出端口钱只有一个反相器

in_tears · 发表于 2023-8-18 22:40:03

发现是没注意里面还有个其他方式命名的反相器

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