关于astro的cts问题

cihchenlin

请教各位高手几个问题！

1：astro里有像encounter里那样的ctsch时钟树文件吗？定义好各个起点做时钟树就可以了，

2：还有astro里有encounter里那样的through_pin吗？就是我要穿过某个pin，如图中，我在clk1，创建时钟，但是为什么在astro里clk1没有穿过与门，对clk2进行布时钟树呢？我的gated clock tree是turn on的？
谢谢

bwlee

ding
顶一个

wind73

帮忙顶上去

ilikeeatingcake

有的，需要在SDC文件中定义时钟信号，然后导入SDC文件就可以啦。
SDC的格式和DC PT格式差不多，但是好像有很多语法不支持。
希望有些帮助啊！

ilikeeatingcake

补充一句，SDC文件需要用手写，语法你可以下载相关SDC文件格式，synop公司的格式都差不多的。

ilikeeatingcake

发个格式的说明的例子吧,我们平时当作模版用的：

<>为可修改内容

create_clock -name <clk_name>  -period <value> [find port <port_name> ]
set_clock_uncertainty -setup value <clk_name>

#Clock之间的的false path设定（如果有就设，没有的话不要设。下面的是示例，不是实际设定。实际设定请向电路设计者咨询）
set_false_path -from [get_clocks <CLK_name>] -to [get_clocks <CLK_name> ]

#设置数据传输路径的transition(缺省单位:ns),具体数值更具需要调整
set_max_transition 0.7 [current_design]
#设置Clock Transition(缺省单位:ns),根据需要调整数值
set_clock_transition 0.7 [get_clocks <CLK_Name>]


#设置input transition(缺省单位:ns),根据需要调整数值
set_input_transition 0.7 [get_ports <port_name>]


#设置setup分析使用的IO delay(缺省单位:ns)，根据需要调整数值
set_input_delay 6 -clock [get_clocks <clk_name>] -min -add_delay [get_ports <port_name>]

cihchenlin

原帖由 ilikeeatingcake 于 2008-3-11 20:54 发表

                               
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发个格式的说明的例子吧,我们平时当作模版用的：

为可修改内容

create_clock -name   -period  [find port  ]
set_clock_uncertainty -setup value  

#Clock之间的的false path设定（如果有就设，没有的话 ...

非常感谢你的回答
学习了，我也想在sdc里修改,不过我只是对reset信号进行了平衡

190993300

似乎在astro中对于CT的规定,其stop pin分为sync pin与ignore pin,你说的那种情况是不是被默认为implicit ignore pin了?如果是的话,需要单独用命令式之成为explcit sync pin。
另：astClockOptions中，clock gated tree 是否选中了呢？

zm_wu2008

顶，很好

icfbicfb

astro 里面cts 可以单独写一个sdc，

即包含所有 clock 定义， clock之间 的关系的 , clock latency

astro还有 sync pin / ignore pin的 区分，用 dbdefineSyncpin  dbdefineignorepin来定义


你说的那种情况

看看那个gate的一端有没有 set_case_analaysis , set_disable_timing  的定义

实在不行， 就直接 在clk 2  那个点 创建 clock tree