使用Cadence计算宽位加法器关键路径延迟

Aerith

有木有大佬可以给一个使用Cadence计算64位加法器的关键路径延迟的方案，我能想到的是用特殊输入，使得进位从最低位传播到最高位，然后计算输入输出之间的延迟。但是这个特殊输入怎么确定？或者有没有其他的方案？

jordanko

Thanks

niuniu4

你讲的是ripple加法，最简单小但是延迟长。如果愿意多付出面积做超前进位链的延迟会短很多。你需要调用chipware并选择不同的微架构来看。