请问下CIC滤波器用verilog怎么实现

荒何 · 发表于 2023-8-17 10:54:41

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请问下大家用verilog对CIC滤波器的积分部分进行描述应该怎么来描述：

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如上图，我的理解是： assign sum1 = sum1_d + in; assign sum2 = sum2_d + sum1;(其中sum1_d和sum2_d分别是sum1和sum2的延时)。
但是在看菜鸟教程里给的代码是如下，我疑惑的地方是，积分部分不应该是延时之后和原来的相加吗？下边这里写的直接是 int_d0 <= int_d0 +sxtx; (sxtx就是输入)。
请问下这两种写法哪种是对的？有什么区别呢？

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abcliuya · 发表于 2023-8-17 14:47:20

本帖最后由 abcliuya 于 2023-8-17 14:48 编辑

时序逻辑中，int_d0 <= int_d0 +sxtx;右边的int_d0表示的是上一个clk寄存的值。

荒何 · 发表于 2023-8-18 10:39:54

abcliuya 发表于 2023-8-17 14:47
时序逻辑中，int_d0

延时相加----那右边的int_d0不应该是左边int_d0的延时吗，如果是上一个时钟寄存的值，那这么写对吗

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