如何编写不同芯片的复位延时程序

fanqiongjian

counter没有定义到引脚，它只作为中间变量，可以吗？怎么定义呢？我用计数的方式进行延时，出现了很多错误，有些是语法错误，请给予指点！谢谢
chipselect.vhd (line 44, col 15):  (E601) Bad operand types 'std_ulogic' and 'integer' for operator '<'.
chipselect.vhd (line 45, col 14):  (E609) 'counter' not writable.  Mode is IN.
chipselect.vhd (line 45, col 22):  (E601) Bad operand types 'std_ulogic' and 'integer' for operator '+'.
chipselect.vhd (line 49, col 48):  (E601) Bad operand types 'std_ulogic' and 'integer' for operator '>='.
chipselect.vhd (line 50, col 50):  (E601) Bad operand types 'std_ulogic' and 'integer' for operator '>='.
chipselect.vhd (line 51, col 51):  (E601) Bad operand types 'std_ulogic' and 'integer' for operator '>='.

mikewanghy

counter是中间变量，定义为integer,cpld当然得接个外部时钟。

bravelu

library IEEE;
use IEEE.STD_LOGIC_1164.all;   
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
这几个库都要加上。

fanqiongjian

外接时钟是否就是外接有源或无源晶振吗？应该提供多少呢？

wagan

太好了

mikewanghy

你可以把dsp的出来的时钟接给cpld的gclk就行拉

fanqiongjian

外部时钟通过CLK0输入吗？一般接多大的晶振，还是其它芯片的输出时钟信号接入？

fanqiongjian

谢谢

bravelu

如果你只是用来做下延时的话，对时钟要求不是太高，只要记住延时量一般是时钟周期的倍数这个原则，就是说如果如果你时钟是20M，那么延时就一般是50ns的倍数。
如果符合这个要求的话用板上已有时钟就可以（当然驱动能力要够）。

fanqiongjian

use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
chipselect.vhd (line 3, col 29):  (E371) Can't find 'std_logic_arith' in library 'ieee' with path 'C:\warp\lib\ieee\work'.
chipselect.vhd (line 4, col 32):  (E371) Can't find 'std_logic_unsigned' in library 'ieee' with path 'C:\warp\lib\ieee\work'.
在warp2（cypress公司cpld）的开发环境下没有以上两个库文件？是不是所有cpld芯片的开发环境都应该有以上文件？