scan cell

fangwang85

请教个问题， tmax产生压缩逻辑的pattern，用vcs来仿真。AT T = 240427 ns ，V=320 , exp=1 ， got=0 ，pin P2_5 , scan cell 79. 这个scan cell 79 我该怎么定位到呢？因为是压缩的逻辑。不是从port出来。谢谢

DFTbin

上述仿真应该是compress serial仿真吧。你可能需要跑一个PSD，仿真设置parallel，来定位出现问题的cell。

fangwang85

DFTbin 发表于 2023-8-8 16:04
上述仿真应该是compress serial仿真吧。你可能需要跑一个PSD，仿真设置parallel，来定位出现问题的cell。 ...

谢谢回复， 这个是compress parallel的仿真。后来我用了PSD，可以标记出cell的名字。但是错误多了好多个。 拉出波形，看到reg也能正常翻转。只是SI端和Q端都是0。 exp却是1. 也没啥思路。  后面又用PSD的这个testben跑compress serial。同样错误很多。    不用PSD的时候，compress parallel和 compress  serial都只报了4个error。很奇怪。这个是前仿，大神能不能指导下思路，谢谢了

DFTbin

额，仅看你的描述可能没办法给具体的建议，只能粗略的给个方向
1、检查环境，如仿真的网表和tb是不是对应的、仿真设置有无设置时序检查
2、根据PSD找到的cell，往前追一追
其他的看看有木有大神给些建议

fangwang85

DFTbin 发表于 2023-8-8 16:29
额，仅看你的描述可能没办法给具体的建议，只能粗略的给个方向
1、检查环境，如仿真的网表和tb是不是对应的 ...

谢谢回复，我又查看了几个error。 发现共同的特点是 报error的时间点。 SI正好是跳变的沿。比如1->0的下降沿。

这个跳变沿在clock来之前， Q采到的值不对，应该采到0.但是却采到了1。 请教下为啥采到了SI的跳变沿呢。

kk2009

跑仿真的时候是否带sdf跑的？
如果没有带sdf，那么加单位延时，一般就是flipflop加单位延时，组合逻辑不加延时。模拟一个clock到Q的延时，避免clock和data同时变化。

fangwang85

kk2009 发表于 2023-8-9 02:43
跑仿真的时候是否带sdf跑的？
如果没有带sdf，那么加单位延时，一般就是flipflop加单位延时，组合逻辑不加 ...

谢谢这么晚还回复，十分感谢。 我这个是不带sdf的前仿。请教下如何给flipflop加单位延迟呢。我用的是vcs仿真工具，tmax出的pattern。一般flipflop延迟加多少合适呢。谢谢了

fangwang85

kk2009 发表于 2023-8-9 02:43
跑仿真的时候是否带sdf跑的？
如果没有带sdf，那么加单位延时，一般就是flipflop加单位延时，组合逻辑不加 ...

谢谢这么晚还回复，十分感谢。 我这个是不带sdf的前仿。请教下如何给flipflop加单位延迟呢。我用的是vcs仿真工具，tmax出的pattern。一般flipflop延迟加多少合适呢。谢谢了

wangwei19951118

fangwang85 发表于 2023-8-8 19:25
谢谢回复，我又查看了几个error。 发现共同的特点是 报error的时间点。 SI正好是跳变的沿。比如1->0的下降 ...

这种 0 1的mismatch，一般是网表和tb 不匹配导致，看你的说法，可以对着波形看看 时钟和复位是否正常跳变

fangwang85

wangwei19951118 发表于 2023-9-6 16:24
这种 0 1的mismatch，一般是网表和tb 不匹配导致，看你的说法，可以对着波形看看 时钟和复位是否正常跳变 ...

谢谢回复，后来重新吐了一次testbech。 我本来想定位哪个cell 出现mismatch。 用了tmax 的PSD 流程。结果PSD流程吐出的testbech simulation pass了。