RC综合时显示代码部分模块不可综合

dddddyx · 发表于 2023-7-28 11:33:00

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本帖最后由 dddddyx 于 2023-7-28 11:38 编辑

请问是什么原因呢？改怎么解决？

songzijian87 · 发表于 2023-7-28 14:45:44

把!rst_n||cs条件分开
if(!rst_n)
cnt_data_in <= 4'h0;
else if(cs)
cnt_data_in <= 4'h0;

dddddyx · 发表于 2023-7-28 14:53:20

songzijian87 发表于 2023-7-28 14:45
把!rst_n||cs条件分开
if(!rst_n)
cnt_data_in

这样可以解决，请问为什么不能一起写呢？

songzijian87 · 发表于 2023-7-28 15:20:27

本帖最后由 songzijian87 于 2023-7-28 15:22 编辑

dddddyx 发表于 2023-7-28 14:53
这样可以解决，请问为什么不能一起写呢？

always @(posedge clk or negedge rst_n)

是带rst_n复位端的的触发器，你又加上了cs，找不到这种器件

dddddyx · 发表于 2023-7-28 15:37:10

songzijian87 发表于 2023-7-28 15:31
always @(posedge clk, negedge rst_n)

这个综合以后是带rst_n的复位端

好的，我明白了，谢谢您

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