cadence veriloga生成模块内部parameter无法作为变量sweep（仿真DAC inl问题）

梓喵 · 发表于 2023-7-26 15:06:45

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我希望给我的DAC模块一个从0到4095的输入，其中的code作为变量能在dc仿真中sweep
我已经用cdf的pPAR使他作为变量了依旧出错
error2是我尝试不用design variable而是使用component parameter去sweep，失败
应该不是代码问题，是设置问题，但是我在网上搜索只找到了cdf editing这一个办法请求帮助！非常感谢

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梓喵 · 发表于 2023-7-27 13:42:44

自己解决了，没有给变量赋值

[求助] cadence veriloga生成模块内部parameter无法作为变量sweep（仿真DAC inl问题）

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