求助：XA+VCS 混合仿真模拟的信号不显示

Dante_0421 · 发表于 2023-7-22 17:42:39

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有高人了解XA+VCS verilog top数模混合仿真，内部的模拟信号为啥不全都显示？比如，模拟模块pin 的信号就不显示，哪怕连到模块内部打了label也没有显示

Masonlq · 发表于 2023-7-28 17:00:39

有没有加.probe V(*)

Johnmc104 · 发表于 2023-7-28 17:56:25

probe_waveform_voltage * -port 1 -level 99 #保存所有模拟波形

set_waveform_option -format fsdb -file merge #合并波形

Dante_0421 · 发表于 2023-8-2 21:11:46

Masonlq 发表于 2023-7-28 17:00
有没有加.probe V(*)

嗯嗯加了，内部的信号有些有有些没有，例如一个模块信号pin进去的时候没有，经过一个反相器就会有。

puxiancheng · 发表于 2023-8-29 14:26:07

Johnmc104 发表于 2023-7-28 17:56
probe_waveform_voltage * -port 1 -level 99 #保存所有模拟波形

set_waveform_option -format fsdb -fi ...

感谢分享，之前一直没dump到模拟的波形，原来是忘了加-file merge

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