峰值保持电路如何用verilogA建模

58023dhj

正在做一个系统级仿真，验证功能，峰值保持电路如何用verilogA建模，有大佬可以分享一下代码吗，峰值保持电路基本原理应该是检测输入信号的峰值，然后对最高点进行保持，但是如何用代码表示呢？

icdane

直接sample

58023dhj

   

icdane 发表于 2023-7-13 09:29
直接sample

sample是采样保持吗，想问一下采样保持和峰值保持电路在建模的角度来说原理和功能一样吗

hzyf

   

        

            
1. module sample_peak_hold (sigin,vout);
   
2. input sigin;
   
3. output vout;
   
4. electrical sigin,vout;
   
5. real peak_value;
   
6. 
   
7.    analog begin
   
8.       peak_value=max(peak_value,V(sigin));
   
9. 
   
10.       V(vout) <+ transition(peak_value,1n,1n,1n);
    
11.    end
    
12. endmodule
            

   

    复制代码

58023dhj

   

hzyf 发表于 2023-7-13 14:59

感谢分享

hzyf

   

58023dhj 发表于 2023-7-13 15:07
感谢分享

试一下是不是你想要的。