verilog/systemverilog混合编译

独孤败天999 · 发表于 2023-6-30 17:08:08

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咨询下大家，

如果一个工程里面，部分代码用的verilog语法，部分代码用的systemverilog语法，怎么样告诉vcs/verdi等工具，哪些是verilog文件，哪些是systemverilog文件？
实际测试：
1. 如果verdi打开全部代码时，不加上-sv选项，systemverilog代码会报语法错误；
2. 如果verdi打开全部代码时，加上-sv选项，不会报错，可以正常打开，但是会导致verilog文件中，有些语法错误被-sv选项掩盖，导致语法错误无法发现；
请问大家有什么好办法可以解决上述问题？（由于存在verilog代码调用systemverilog代码的问题，因此不能分开独立编译）

dqwuf2008 · 发表于 2023-7-3 16:07:31

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liuyongchong · 发表于 2023-7-13 14:23:22

这要编成不同的lib

潇洒的蛋壳Chris · 发表于 2023-7-19 10:59:18

本帖最后由潇洒的蛋壳Chris 于 2023-7-19 13:35 编辑

2. 如果verdi打开全部代码时，加上-sv选项，不会报错，可以正常打开，但是会导致verilog文件中，有些语法错误被-sv选项掩盖，导致语法错误无法发现

请教下如上这点有没有具体的示例啊？
意思是加上-sv后verilog中的compile error就不会报了？

潇洒的蛋壳Chris · 发表于 2023-7-19 11:00:37

2. 如果verdi打开全部代码时，加上-sv选项，不会报错，可以正常打开，但是会导致verilog文件中，有些语法错误被-sv选项掩盖，导致语法错误无法发现；
请问下楼主这种verilog的语法错误会被-sv选项覆盖，能具体举个例子么？我一直用的都是加-sv option的啊

Emmet_73 · 发表于 2023-7-19 14:35:17

verilog能实现的sv都能把，为啥要混合编译

独孤败天999 · 发表于 2023-7-19 15:31:05

潇洒的蛋壳Chris 发表于 2023-7-19 11:00
2. 如果verdi打开全部代码时，加上-sv选项，不会报错，可以正常打开，但是会导致verilog文件中，有些语法错 ...

很简单的一个例子，你例化一个module，然后定义的信号声明成reg类型，加上-sv就不会报，去掉就会报。

必须是例化module，如果是reg类型用assign赋值，那加上-sv也会报

独孤败天999 · 发表于 2023-7-19 15:32:57

Emmet_73 发表于 2023-7-19 14:35
verilog能实现的sv都能把，为啥要混合编译

代码的来源不同，没办法啊

[求助] verilog/systemverilog混合编译

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