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Twonej 发表于 2023-6-29 10:11 cadence直接调用vpulse都可以啊,或者写个verilog-A模块都可以
hebut_wolf 发表于 2023-6-29 10:42 sinewave和vpwl与一下呗
WL8906 发表于 2023-6-29 10:36 一个时间轴上的波形 老哥,中间有一段一段幅值为0的部分奥,应该是得写veriloga 或者MATLAB? ...
Twonej 发表于 2023-6-29 14:00 多个不同delay的vpulse+switch啊OTZ
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