时钟分频的一个问题？

Jinzzj · 发表于 2023-6-28 16:19:11

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近期在帮人解决一个问题时遇到的情况，我自己也不清楚，来问问大佬们。

具体是这样的，情况非常简单，A需要一个高频时钟产生一个10kHz时钟，起先我使用xilinx的pynq开发板给他纯PL实现，尝试过直接计数器实现和PLL分频到10MHz后再计数器实现，但是仍然会出现下述问题，其示波器波形图如图一所示，我排查了一天也不清楚什么问题；后来我选用altera的Cyclone IV EP4CE10F17C8芯片实现，也是直接采用计数器分频发现没有问题，如图二所示，请问这是各位大佬这是什么问题，我没见到过？

fhy420462303 · 发表于 2023-6-28 17:30:32

PLL分频到10MHz，这个时候去观察波形，看看是不是一直没有问题！

Jinzzj · 发表于 2023-6-28 17:33:54

fhy420462303 发表于 2023-6-28 17:30
PLL分频到10MHz，这个时候去观察波形，看看是不是一直没有问题！

这个问题我也考虑过了，用xilinx官方ipcore PLL分频出来的时钟是没问题的 10MHz没出问题。

fhy420462303 · 发表于 2023-6-29 09:46:55

Jinzzj 发表于 2023-6-28 17:33
这个问题我也考虑过了，用xilinx官方ipcore PLL分频出来的时钟是没问题的 10MHz没出问题。
...

如果你示波器看到没有问题，那么就是你分频代码的问题咯！

PS：方便的话贴一下代码看看

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