DB的SVT管子和MVT管子能否放在一个RING里边

SoloMemory

SVT和MVT的阈值电压不同，并且规则有些许区别，那么他们两个能否放在一个RING里边呢？为什么？

이지은

看设计，同电位是可以放一个环里的，svt和mvt不重叠就行。至于为什么，两个mos只是Vth不同，用他们是因为电路设计需要相同电压下，mos管Vth导通时工作区不一样，截止/线性/饱和/亚阈值，版图方面，svt和mvt个人认为只是参杂不一样，从而使Vth不同，但阱该接哪个就接哪个噻，这个只和区域电位有关系，和svtmvt没的关系

SoloMemory

이지은 发表于 2023-6-28 11:36
看设计，同电位是可以放一个环里的，svt和mvt不重叠就行。至于为什么，两个mos只是Vth不同，用他们是因为电 ...

好的，感谢回答，从design rule上看，衬底结构确实没什么区别，只是管子部分多了个MVT50这个层次。

李幕白

这个RING是ISO ring吗?还是guardring？ 后者的话一般是分开画ring，相同管子才一起放ring里面。

SoloMemory

李幕白 发表于 2023-6-28 13:52
这个RING是ISO ring吗?还是guardring？ 后者的话一般是分开画ring，相同管子才一起放ring里面。 ...

不是ISO ring，就是普通的guard ring，放在一起DRC、LVS都是可以过的，只不过不能将两个器件靠得太近，会有DRC错，但是从design rule上看，他们的衬底又没有层次上的区别，我也很困惑。不过个人是倾向于不放在一个guard ring里边的。就是想搞清楚一点

chrisliangh

이지은 发表于 2023-6-28 11:36
看设计，同电位是可以放一个环里的，svt和mvt不重叠就行。至于为什么，两个mos只是Vth不同，用他们是因为电 ...

阈值的差异应该是栅氧化层厚度的不同区分的吧

ljh065216

项目中有放到一起过；开始也认为会有问题至少drc会报但并没有drc lvs都没有check（不确定是不是option没开或者pdk 太烂）；最后就pass了；看楼上解释这个不同于不动的well 是可以放一起，只要电路设计上允许

ljh065216

ljh065216 发表于 2023-6-29 12:34
项目中有放到一起过；开始也认为会有问题至少drc会报但并没有drc lvs都没有check（不确定是不是option没开 ...

没有check是只要在一个ring里离得够远就没有space的eror了

SoloMemory

ljh065216 发表于 2023-6-29 12:36
没有check是只要在一个ring里离得够远就没有space的eror了

对的，只要不靠太近就没有什么问题，MVT的管子上多了个MVT50的层次而已，但是其ring上并没有，也就是说MVT和SVT的ring层次是相同的，那么理论上是可以放在一个ring的，不过还是那句话，个人倾向于不同管子放不同ring中。