一阶sc-sigma_delta在virtuoso里仿真时低频噪底很高，而且有类似谐波一样的杂散

cys114514 · 发表于 2023-6-21 20:35:49

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之前做过一个1阶单端sigma-delta veriloga模型，然后仿出来SNR在56dB左右，然后我将理想的积分器换成用veriloga写的运放（只定义了输入阻抗和增益，仿的时候数值都给的1e9左右）以及开关电容模型，开关是analog lib里面的理想switch，电容也是，但是仿出来一阶sc-sigma_delta在virtuoso里低频噪底很高，而且有类似谐波一样的杂散，导致SNR掉了30多db，一直分析不出原因，有无大佬指点一二，感谢！！！

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cys114514 · 发表于 2023-6-21 20:37:41

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苍河彼岸 · 发表于 2024-7-4 11:19:33

一阶VA模型的调制器，模型都是最为理想的，但存在同样的谐波，这是怎么回事，大佬现在分析出原因了吗？

cys114514 · 发表于 2024-7-4 18:57:51

苍河彼岸发表于 2024-7-4 11:19
一阶VA模型的调制器，模型都是最为理想的，但存在同样的谐波，这是怎么回事，大佬现在分析出原因了吗？ ...

输入信号幅度太大了，给小一点就没事

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[求助] 一阶sc-sigma_delta在virtuoso里仿真时低频噪底很高，而且有类似谐波一样的杂散

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