关于bg osc

P_Color · 发表于 2023-5-29 10:25:15

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在只有1个vdd gnd时，在top时我们都是从pad分别单独拉一条VDD 到BG OSC 而不是直接拉一条VDD，知道该这样做，想问问为什么。

ZN0001 · 发表于 2023-5-29 10:36:41

减少干扰

P_Color · 发表于 2023-5-29 10:49:40

zby3214779212 发表于 2023-5-29 10:36
减少干扰

osc是产生clock信号的，在供电路径上干扰应该比较小吧

李幕白 · 发表于 2023-5-29 13:57:40

根据图片这BG 跟OSC是两个模块，分开连接正常吧。如果是合并成一个模块的话才是一条线？

luwang · 发表于 2023-5-29 14:50:06

以下纯属猜测
1.既然OSC是产生clk的模块，势必有信号反转，电流会发生变化，如果同一根线接下来，由于压降的原因，BG自然会受到噪声影响，单独从PAD就不一样了，这是从电路思路考虑的

이지은 · 发表于 2023-5-29 14:57:39

这是版图必须按电路考虑的东西，很多都是，甚至在同一个模块内，比较器采样的那条路都要求单独做电源地，不和内部共用

이지은 · 发表于 2023-5-29 14:59:50

最简单你这么想，这俩都是很重要的模块，一个bandgap，一个产ck，mos都是从电源到底，中间通过不断组合，在I

이지은 · 发表于 2023-5-29 15:03:55

最简单你这么想，这俩都是很重要的模块，一个bandgap，一个产ck，mos都是从电源到底，中间通过不断组合,bg需要干净的电源和地，ck同时也需要，如果因为电源地的影响，导致mos从源到漏，使得Id，Vgs不准，那不就前功尽弃了，更何况，如果这么简单，那整个chip其实只要net一样的连一起就对了，但事实并不是如此

benjude · 发表于 2023-5-29 16:25:45

P_Color 发表于 2023-5-29 10:49
osc是产生clock信号的，在供电路径上干扰应该比较小吧

震荡起来干扰顶不住呀，心在烧，是爱情如烈火。

Promise_cc · 发表于 2023-5-29 16:45:02

防止串扰

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