Verilog-A的仿真问题

Stefan_Qi · 发表于 2023-5-28 10:04:22

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求助各位大佬，当Verilog-A搭建的模块，在单个仿真时功能正确，但当将该模块与其他Verilog-A和Verilog模块连接到一起的时候，该模块的功能会频频出错，这种问题出现的原因是什么呢？或者说大家有在仿真中遇到这种情况吗？该怎么避免

zq5352 · 发表于 2023-5-28 11:32:28

能具体的描述？环境问题？变量问题？

zq5352 · 发表于 2023-5-28 11:33:19

能具体的描述出错信息？环境问题？变量问题？

Stefan_Qi · 发表于 2023-5-28 14:39:46

zq5352 发表于 2023-5-28 11:33
能具体的描述出错信息？环境问题？变量问题？

环境是AMS，进行的是数模混合仿真。如图所示，两个模块都是采用Verilog-A搭建的

单独给ADC一个电压的话，进行tran仿真的话，其转化的5bit数字值是正确的。但是如果换成连接到整个系统，每个clk周期由op_amp模块给ADC一个电压值的话，其读出的5bit数字值会出错。但错误的值与正确的值比较接近。
两个模块之间是不是要进行什么处理吗？
ADC代码如图：

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