ICC place 请益

Tom0228

请问各位，我使用ICC时在placement阶段遇到一个问题，

我的combinational logic与sequential logic摆放的位置看起来怪怪的，整个影响到我的utilization rate了，

place完的结果combinational logic聚集在中间，sequential logic如DFF等逻辑闸都包在周围，

点类似一个矩形中间是一般组合逻辑，周围包着一圈时序逻辑，

想请问各位先进是否有遇过这种问题，有什么方式可以解决呢?

下方是我的脚本，想请问是否有那里错误的地方?
目前utilization rate一直卡在70%上不去，先谢谢各位了!
-------------------------------------------------------------------------------------------------------------------------------------

#03_place.tcl
# ---Preroute stand cells
preroute_standard_cells -nets "$VDD $GND" -connect horizontal -fill_empty_rows \
                                                -port_filter_mode off -cell_master_filter_mode off \
                                                -cell_instance_filter_mode off -voltage_area_filter_mode off \
                                                -route_type {P/G Std. Cell Pin Conn} -advanced_via_rules

# ---remove ideal network
remove_ideal_network -all
set_ideal_network [all_fanout -flat -clock_tree]

# ---placement
place_opt -effort high -area_recovery -congestion -continue_on_missing_scandef
psynopt -area_recovery -congestion
derive_pg_connection -reconnect
derive_pg_connection -tie

# ---placement optimize
refine_placement -perturbation_level high
#psynopt -congestion
derive_pg_connection -reconnect
derive_pg_connection -tie

king-wa

place_opt -timing_driven试试？

mcleizi

要确认是place影响你的utilization rate还是其他影响了你的utilization rate。也有可能是时序或者布线的影响，不一定是place吧