VCS编译verilog的时候找不到例化的模块

zccz · 发表于 2023-5-8 19:05:46

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求问大家一个问题：用VCS编译一个包含有其他例化模块的verilog代码，会报错误，如下图，我是用的makefile,这个模块的路径也加到filelist里面了，为什么找不到呢？Makefile里面需要再添加什么命令吗？

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communicator · 发表于 2023-5-8 21:38:17

编译顺序的问题吧，在file_list里面先编译single_dual_port_ram.v, 试试看

zccz · 发表于 2023-5-9 10:37:21

communicator 发表于 2023-5-8 21:38
编译顺序的问题吧，在file_list里面先编译single_dual_port_ram.v, 试试看

谢谢老哥回复，是我自己调用模块的时候例化出错了，我的问题

[求助] VCS编译verilog的时候找不到例化的模块