恒定增益的运算放大器

LeBRON强 · 发表于 2023-5-5 09:17:10

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本人目前正在设计一款14bit、50M采样率的Pipelined SAR ADC。

采用5+5+6的三级结构，2bit冗余位实现14bit有效位。
第一级SAR ADC和第二级SAR ADC中间的余差放大倍数为8倍，第二级SAR ADC和第三级SAR ADC中间的余差放大倍数为16倍。
以往Pipelined SAR ADC中的余差放大器为了满足精度，通常采用闭环反馈电容成比例形式来确定放大倍数，但需要高增益高带宽来提高精度。难免会造成功耗大。
本人目前想把余差放大器直接连接成开环的形式对前一级SAR ADC量化的余差信号进行放大。
那么这个放大器是在固定增益情况下工作的。
它需要满足：在输入共模变化+/-10mV情况下，增益还能稳定在8倍或者16倍左右，误差不能超过+/- 0.5倍。不然会对ADC有效位影响非常大。

请问，各位大佬有这样的相关文献或者资料借鉴的吗？

hehuachangkai · 发表于 2023-5-5 15:51:20

开环能行？

LeBRON强 · 发表于 2023-5-10 09:04:05

hehuachangkai 发表于 2023-5-5 15:51
开环能行？

现在是一种尝试，导师给的课题研究。

icdane · 发表于 2023-5-10 11:30:14

开环+calibration (startup + background Cal) 或许可以做到。

icdane · 发表于 2023-5-10 11:32:10

共模反馈需要有，信号路径开环但是要calibration。另外你的速度要非常高... 有点得不偿失吧？

[原创] 恒定增益的运算放大器

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