在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 3357|回复: 14

[资料] Digital ASIC Design with Verilog

[复制链接]
发表于 2023-4-22 23:00:30 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
ECE 564 ASIC and FPGA Design With Verilog by Dr. Paul Franzon.

Modern digital design practices based on Hardware Description Languages ​​(Verilog, VHDL) and CAD tools, particularly logic synthesis. Emphasis on design practice and the underlying algorithms. Introduction to deep submicron design issues and interconnually low ASIC applications, and decision making.


[size=2.125]Prerequisites
Logic Design (or equivalent) covering the basics of digital logic design, including combinational logic design, hand techniques for logic minimization, latches and flip-flops. Familiarity with digital system building blocks, including registers, adders, muxes, etc. the programming language C is desirable; or consent of instructor.

Course Objectives
After completing this course, the student will be able to:
  • Understand how modern digital systems are designed based on the use of hardware description languages, logic synthesis and mapping onto standard cell and field programmable logic.
  • Understand non-logic-design issues in ASIC design, including timing, power, and verification.
  • Know how to approach block-level optimization in ASIC design.
  • Demonstrate understanding of design in a major project.
  • Discuss future trends in digital system design.







0. Revision.pdf

185.09 KB, 下载次数: 34 , 下载积分: 资产 -2 信元, 下载支出 2 信元

ASIC

Digital Logic Basics Revision.pdf

1.06 MB, 下载次数: 34 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Logic

1. Introduction to ASIC Design.pdf

1.8 MB, 下载次数: 36 , 下载积分: 资产 -2 信元, 下载支出 2 信元

2. Timing Design in Digital Systems.pdf

535.15 KB, 下载次数: 35 , 下载积分: 资产 -2 信元, 下载支出 2 信元

TimingDiagram.pdf

101.27 KB, 下载次数: 33 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Module3.pdf

22.96 KB, 下载次数: 32 , 下载积分: 资产 -2 信元, 下载支出 2 信元

verilog1.1.pdf

324.8 KB, 下载次数: 29 , 下载积分: 资产 -2 信元, 下载支出 2 信元

verilog1.2.pdf

373.08 KB, 下载次数: 28 , 下载积分: 资产 -2 信元, 下载支出 2 信元

verilog1.3.pdf

234.83 KB, 下载次数: 28 , 下载积分: 资产 -2 信元, 下载支出 2 信元

verilog1.4.pdf

75.31 KB, 下载次数: 24 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Module4.pdf

24.12 KB, 下载次数: 29 , 下载积分: 资产 -2 信元, 下载支出 2 信元

verilog2.1.pdf

267 KB, 下载次数: 27 , 下载积分: 资产 -2 信元, 下载支出 2 信元

verilog2.2.pdf

218.33 KB, 下载次数: 27 , 下载积分: 资产 -2 信元, 下载支出 2 信元

verilog2.3.pdf

108.58 KB, 下载次数: 28 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Finite State Machines.pdf

145.69 KB, 下载次数: 35 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Complexity.pdf

209.06 KB, 下载次数: 27 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Hierarchy and Partitioning.pdf

136.14 KB, 下载次数: 30 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Accumulator.pdf.pdf

410.37 KB, 下载次数: 30 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Checksum.pdf

403.98 KB, 下载次数: 29 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Design For Test (DFT).pdf

274.93 KB, 下载次数: 35 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Designing a CPU.pdf

1.37 MB, 下载次数: 38 , 下载积分: 资产 -2 信元, 下载支出 2 信元

ECE_564_Syllabus_FA22_Franzon.pdf

279.39 KB, 下载次数: 25 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Final Comments.pdf

79.7 KB, 下载次数: 25 , 下载积分: 资产 -2 信元, 下载支出 2 信元

FPGA Design.pdf

753.23 KB, 下载次数: 30 , 下载积分: 资产 -2 信元, 下载支出 2 信元

How to Design Complex DigitalSystems.pdf

349.89 KB, 下载次数: 35 , 下载积分: 资产 -2 信元, 下载支出 2 信元

howtoDesignDigitalLogic.pdf

664.75 KB, 下载次数: 29 , 下载积分: 资产 -2 信元, 下载支出 2 信元

LED controller.pdf

279.88 KB, 下载次数: 33 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Low Power Design.pdf

324.78 KB, 下载次数: 38 , 下载积分: 资产 -2 信元, 下载支出 2 信元

LPD

ResetStrategy.pdf

167.5 KB, 下载次数: 34 , 下载积分: 资产 -2 信元, 下载支出 2 信元

reset

SerialLink.pdf

892.65 KB, 下载次数: 36 , 下载积分: 资产 -2 信元, 下载支出 2 信元

UART

Synthesis_1up.pdf

141.86 KB, 下载次数: 31 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Techniques for Efficient Design.pdf

88.18 KB, 下载次数: 35 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Test Benches and Verification.pdf

323.8 KB, 下载次数: 31 , 下载积分: 资产 -2 信元, 下载支出 2 信元

TestBenche

发表于 2023-4-23 06:57:34 | 显示全部楼层
好多啊,花了不少力气
发表于 2023-4-23 08:04:23 | 显示全部楼层
真不错
发表于 2023-4-23 10:06:49 | 显示全部楼层
求个合并版
发表于 2023-4-23 10:14:57 | 显示全部楼层
书名叫啥名字啊?
发表于 2023-4-23 10:32:11 | 显示全部楼层
授課講義心得和技巧 作者不留招~
发表于 2023-4-23 12:21:06 | 显示全部楼层
Thanks for sharing
发表于 2023-4-23 13:19:51 | 显示全部楼层
感謝分享 3Q
 楼主| 发表于 2023-4-24 05:21:28 | 显示全部楼层


风释怀 发表于 2023-4-23 10:14
书名叫啥名字啊?


Textbook
  • MD Ciletti,   Advanced Digital Design with the Verilog HDL , (Prentice Hall), 2011. ISBN 9780136019282. This text is a good language guide with numerous examples.
  • DR Smith and PD Franzon, Verilog Styles for Synthesis , (Pearson Education [Prentice Hall]), 2000. ISBN. 0-201-61860-5. The chapters on design, timing, test benches are lifted straight from this course.
  • W. Dally and RC Harting: Digital Design: A Systems Approach , (Cambridge), 2012, ISBN 0521199506
References:
  • Thomas and Moorby, The Verilog Hardware Description Language ', 3rd edition, Kluwer Academic. ISBN 0-7923-9723-1.
  • S. Sutherland, S. Davidman, P. Flake, System Verilog for Design   (Kluwer), 2006, ISBN 9780387333991.
  • S. Kilts, Advanced FPGA Design, (Wiley), ISBN 978-0-05437-6 H. Bhatnagar, Advanced ASIC Chip Synthesis Using Synopsys Design Compiler, Physical Compiler, and PrimeTime ”, ISBN 0-7923-7644-7.  

 楼主| 发表于 2023-4-24 05:26:57 | 显示全部楼层
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-26 04:18 , Processed in 0.023550 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表