东部工艺1860bd18bd io的画法

xiaoyunbaixue · 发表于 2023-4-25 19:17:39

Andyou 发表于 2023-4-25 15:50
图1中蓝色的path是nbl层图2是pdk里的图片 nbl好像是可以这样包的不过我还是觉得很奇怪我觉得你说 ...

东部工艺很多LU的错误是可以忽略的。pnp 环不是必须的，这类drc 错可以直接忽略掉。一般在power 管和其他模块之间会加pnp tap , 这里面的n 是用多少v，取决于整个片子的最高工作电压，如果这个片子本来就是在低压5v 下工作的，那么ntap 就没有必要用nbl的，用普通5v 的ntap 就行。nbl的环是非常费面积的，手动加的ntap接哪个电位也是非常有讲究的，要跟电路确认，不能随便接。

Andyou · 发表于 2023-4-26 09:47:20

我查了pdk里的rule 和pad接的n+和接vdd的n+确实有很大的rule 但是我没有run出来，所以drc和lvs 都清了心里感觉不踏实很奇怪。nbl是环首先他是满足最小宽度要求的只是看起来窄，他需要的nwell和hvnwell 以及其它层次都是有的只是那样截图太乱我没有把他表现出来 2个esd是一个管子 m=2 没合在一起是工艺不允许工艺上有最大finger限制。所以采用了这种比较蹩脚的画法。另外我不太明白你说的加双环，我目前这个就是按照双环来加的考虑到这个管子是60v的高压管所以给他的n环上加了nbl层。菜鸟刚出新手村还想请教下大佬你说的双环具体怎么加呢？可以画个草稿具体说下吗？

Andyou · 发表于 2023-4-26 09:56:07

xiaoyunbaixue 发表于 2023-4-25 19:17
东部工艺很多LU的错误是可以忽略的。pnp 环不是必须的，这类drc 错可以直接忽略掉。一般在power 管和其他 ...

这是pnp的esd管工作电压是60v 我们电路那边给工厂发了邮件，询问了关于这类drc的问题但是回复太慢了。我个人还是偏向大佬的观点的总觉得自己加的哪些ring 就是画蛇添足看着不伦不类的

powerboy711 · 发表于 2023-5-6 08:44:41

Andyou 发表于 2023-4-26 09:47
我查了pdk里的rule 和pad接的n+和接vdd的n+确实有很大的rule 但是我没有run出来，所以drc和lvs 都清了心里 ...

先说下esd m=2的问题，我觉得没有意义的，因为测试ESD的时候只看下限，只要一个导通另一个就没什么用了，你做两个放在一个地方并不会提高HBM等级，通常芯片比较大的情况会做4个esd分散在四边，也是从减小导通路径考虑的。

双环就是你加的那样的。另外还有一种做法你可以调用一个LDMOS，DB pdk 设置里提供的NPN环结构参考下。