跑DRC的时候遇到的3个错误

多吃青菜Sivan

画完版图跑DRC的时候遇到了这3个错误，看不太懂，有没有大神解释一下


pre.4 { @ Register Layer 29 for the entire chip
    CHIP NOT FRAME
}



Sealring.NOTE1 { @ Every circuit placed on wafer should be required to have a seal ring surrounded and the structure of seal ring should follow HHG design rule.
  CHIP_BULK NOT INTERACT sealring
  SRID NOT INTERACT sealring
}



Latchup.MUST_NOTE { @ Please refer to HG_BD180GE0G_latchup_xxxx.tar.gz for sanity latch-up check
  COPY CHIP_BULK
}

hotpot

chip_level顶层需要加sealring,如果你做的ip可以先不管

多吃青菜Sivan

hotpot 发表于 2023-4-18 19:29
chip_level顶层需要加sealring,如果你做的ip可以先不管

请问这个sealring怎么加呀？
是图里这个层嘛？

                               
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jsonli0201

多吃青菜Sivan 发表于 2023-4-18 20:10
请问这个sealring怎么加呀？
是图里这个层嘛？

sealring不是一个层次，可以参考一下https://zhuanlan.zhihu.com/p/44729829，这是知乎上的，侵可删，谢谢

李幕白

上面说的好，需要加Sealring，预测判断另外两个DRC错误也是跟没有添加Sealring有关联，一般来说你的layout的参考的库那边会有Sealring的cell，打开这个cell，copy过来即可。若另外两个DRC没有解决，检查一下第一个的layer29，在LSW那边右键显示layer的GDS number，找到layer 29。还有一个是latchup的问题可能是保护环没有添加导致的。

多吃青菜Sivan

李幕白 发表于 2023-4-19 10:03
上面说的好，需要加Sealring，预测判断另外两个DRC错误也是跟没有添加Sealring有关联，一般来说你的layout ...

好的，我去试试，谢谢呀！

wanchengchen

第一个是版图没有加frame层，不是你做顶层可以不用管，要是做顶层，在顶层上加frame层。第二个是没有加Sealring，不做顶层可以不加，这个是一个pcell，在工艺库里有，调过来就好。第三个应该是有额外的latch-up   rule。pdk中应该和drc  rule放在一起。和跑drc一样，跑一下，看看有没有问题。