关于前端RTL代码到standcell映射的问题

Aflodit

请问，前端RTL代码设计的全加器一定会被dc综合成standcell吗，如何确保一定能被dc综合成全加器standcell呢

lzhj21

你自己实现的逻辑直接综合就可以了，全加器和其他逻辑电路都是一样的，如果你是想调用design ware的话就需要在综合的时候设置对应的库

Aflodit

我可能没有描述清楚，我不太清楚dc是怎样将RTL代码映射到cell上的，我在tsmc databook上看到了全加器cell，这样编写RTL代码能够被综合成全加器的cell吗，dc怎样判断这是个全加器而不是别的一段逻辑呢：
全加器：
module fa(a,b,cin,sum,co);
    input a,b,cin;
    output sum,co;
    wire t1,t2,t3;
    ha X1(a,b,t1,t2);
    ha X2(cin,t1,sum,t4);
    assign co = t2 | t4;
endmodule
半加器：
module ha(
  input a,b,
  output sum,co
    );
assign sum = a^b;
assign co = a&b;
endmodule

那这样呢，能综合1bit全加器吗？
assign {co,s} = a + b + cin;

zsftm

你不能预期rtl会被映射成什么cell

lzhj21

综合工具会先把你的RTL转化为与工艺无关的逻辑，然后再映射到你指定的综合库上。至于怎么从RTL中找出逻辑，那就比较复杂了

zhangyp

实际上，在综合的时候，你可以控制对应的逻辑单元的使用，比如你可以使用例化的单元，当你清楚你设计中需要使用的单元是那个的时候，你就可以使用例化的方式来固定DC的综合，这样DC在综合的时候，就不会去乱动你的单元了，万一要是还会动，你也可以使用set dont touch来固定这个单元；至于你写不例化的单元我也无法确认DC是不是就会找到这个最相近的全加单元；