关于准静态信号

lzhj21

在SpyGlass做CDC检查的时候，有些信号会设置成准静态信号，意思是虽然这个信号跨时钟域了，但是在电路实际工作的时候这个信号不会发生变化，例如一些配置寄存器信号，所以这些信号不需要做跨时钟域检查。
在项目里我把所有的配置寄存器信号都设成准静态信号了，但是在做后仿的时候发现模块输出的数据一直为0，一开始没有检查仿真的log就直接追波形，最后发现是一个FIFO出了问题，这个FIFO的写入是正常的，但是读出的数据都变成了0，打开FIFO的SRAM仿真模型发现是因为出现了时序违例，检查仿真的log果然是有问题。进一步检查仿真的波形，发现在某个时刻SRAM的写地址出现了一个毛刺信号导致了时序违例，再追信号发现是因为这一时刻配置了寄存器，而SRAM的写地址是直接受这个配置寄存器的值影响的，因此出现了时序违例。还好和SRAM设计方沟通之后被告知改SRAM在不读写的时候出现时序违例是没有影响的。
总结一下，有两点需要注意：
（1）准静态信号不仅是在工作的时候不会发生变化，还要保证就算它发生变化了，这个变化也不能直接导致寄存器输入端或者SRAM的输入产生变化，换句话说中间应该有其他使能信号进行隔离，否则就可能会导致问题
（2）仿真出了问题先看log。大的设计的仿真波形文件通常很大，尤其是后仿的时候，直接追波形效率会很低，应该先通过log大概定位出问题所在，再通过波形进行精确定位找到问题，而不是一开始就追波形大海捞针

教练我想学ic

写地址算是非控制信号，只要确保cs和we信号这些控制信号发出的时候data稳定了就没问题吧

lzhj21

教练我想学ic 发表于 2023-4-19 16:15
写地址算是非控制信号，只要确保cs和we信号这些控制信号发出的时候data稳定了就没问题吧 ...

是的，但是我们用的SRAM的仿真模型在控制信号无效时如果地址信号有时序违例也会报错，感觉是仿真模型的问题，厂商也告诉我们实际情况下这样是不会有问题的。