DC综合之后，网表模块中逻辑消失。。。

许learner · 发表于 2023-4-17 09:25:06

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小白请教一下大佬们，修改了一些逻辑之后，DC综合后的网表中逻辑消失了，只有门控模块在里面，不知道咋回事。。。

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比如说下面这个模块，里面的逻辑就没了，只有门控逻辑，其他很多模块都是这样，是不是跟时钟有关系。。

huluxing123 · 发表于 2023-4-17 14:00:45

常量优化？

许learner · 发表于 2023-4-17 14:23:30

huluxing123 发表于 2023-4-17 14:00
常量优化？

主要是里面很多模块都没有逻辑了。。应该不是吧

mgc455 · 发表于 2023-4-17 15:22:52

应该是这个模块在综合的时候被优化了，输入没有接，输出没有load给其他部分，所以综合会把这部分逻辑删掉。

许learner · 发表于 2023-4-17 16:04:37

mgc455 发表于 2023-4-17 15:22
应该是这个模块在综合的时候被优化了，输入没有接，输出没有load给其他部分，所以综合会把这部分逻辑删掉。 ...

嗯，是的，里面有好多模块都是这样的

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甚至连Ram的端口都接成了常量，模块有点多，不知道是哪个模块导致的，DC可以阻止这样吗？

mgc455 · 发表于 2023-4-17 17:02:54

许learner 发表于 2023-4-17 16:04
嗯，是的，里面有好多模块都是这样的

这种一般就是例化的时候就有问题了，前仿应该也可以仿真出来，比如输出没有接出去之类的。

许learner · 发表于 2023-4-17 18:14:39

mgc455 发表于 2023-4-17 17:02
这种一般就是例化的时候就有问题了，前仿应该也可以仿真出来，比如输出没有接出去之类的。
...

好的，谢谢您

教练我想学ic · 发表于 2023-4-19 16:36:33

是不是一些define param的设置，你综合脚本没有带参数的模块就全都被优化了

robin0612 · 发表于 2023-4-24 14:29:08

检查一下 check_timing的报告，看看目标模块的时序逻辑有没有时钟

CZB的筱 · 发表于 2023-12-8 11:27:34

楼主，遇到了一样的问题想问一下是如何解决的？

[求助] DC综合之后，网表模块中逻辑消失。。。