Verilog-A 例化多个模块

Stefan_Qi · 发表于 2023-4-10 11:30:04

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求助各位大佬！！！

在使用Verilog-A建模的时候，如何同时例化多个模块呢？类似于Verilog中的generate函数。

一个一个的例化太慢了

xdf666 · 发表于 2023-4-10 11:45:20

你看看这个。verilog-a官方手册里有例子的。

Stefan_Qi · 发表于 2023-4-10 23:49:50

xdf666 发表于 2023-4-10 11:45
你看看这个。verilog-a官方手册里有例子的。

这个例子不是例化模块的，我参考这个写了一个例化模块的例子，如下图所示，但是有错误，大佬可以看看是有什么问题吗？图片.png

xdf666 · 发表于 2023-4-11 09:13:03

本帖最后由 xdf666 于 2023-4-11 09:20 编辑

Stefan_Qi 发表于 2023-4-10 23:49
这个例子不是例化模块的，我参考这个写了一个例化模块的例子，如下图所示，但是有错误，大佬可以看看是有 ...

是不是因为循环控制变量没有声明为genvar。你在view窗口下看parse log，可以看到具体报错提示的。

xdf666 · 发表于 2023-4-11 09:19:08

你看看这两个例子

Stefan_Qi · 发表于 2023-4-11 11:22:25

xdf666 发表于 2023-4-11 09:19
你看看这两个例子

我刚刚试过了gen4.png的方式，for好像并不能脱离“analog begin ... end”块存在，脱离后，它会报语法的错误（syntax error），代码和log文件如图，（我使用的是Virtuoso IC618）
for报错.png

同时，我尝试了将genvar i 替换为 integer i，报错相同。
大佬还有别的什么方式吗？

xdf666 · 发表于 2023-4-11 14:30:38

我按照你截图的自己手动写了一个，没有报错，你再自己看看吧，会不会有标点符号的中英文问题，标点用成中文的了。

Stefan_Qi · 发表于 2023-4-11 17:07:27

xdf666 发表于 2023-4-11 14:30
我按照你截图的自己手动写了一个，没有报错，你再自己看看吧，会不会有标点符号的中英文问题，标点用成中文 ...

我这边的环境给我一种感觉就是：for语句必须要在analog begin ... end 块里面，很奇怪，是不是因为版本问题？

xdf666 · 发表于 2023-4-12 08:16:23

Stefan_Qi 发表于 2023-4-11 17:07
我这边的环境给我一种感觉就是：for语句必须要在analog begin ... end 块里面，很奇怪，是不是因为版 ...

analog begin end是用来给模拟电压、电流赋值的。for循环里如果没有给电压赋值的语句，可以不放在analog begin end里。至于版本，verilog-a是比较老的语法了，最近几年都没怎么更新了，软件支持verilog-a语法应该就没问题？

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