例化标准单元库里的ICG时，综合出现Timing loop

许learner

各位大佬，小白请请教一个问题，我在列化标准单元库中的ICG模块之后再做综合DC使用 check_timing 会报出Timing loop 的Warning。
如下图 CKAN2M3T为标准单元库里的ICGcell，这样例化后，再进行综合，dc报出A和Z 或则 B和Z有Timing loop。但我使用ICG的行为模型（RTL写的可综合语句）综合时就没有这种问题。

                               
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能不能有大佬解释下，为何会出现这种问题啊，

                               
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出现的问题如上

jake

查一下x_gated_clk_cell的输出clk_out去了哪里，是否lock_cur_state用的是clk_out
CKAN2M3T像是clock AND，通常ICG有E, TE pin

许learner

   

jake 发表于 2023-4-5 20:31
查一下x_gated_clk_cell的输出clk_out去了哪里，是否lock_cur_state用的是clk_out
CKAN2M3T像是clock AND， ...

大佬，想请教您一下

1.lock_cur_state这个寄存器用的是clk_out。
2.关于 CKAN2M3T 这个CELL如果是clock AND 的话会产生啥影响呢？
下面是我找到的DATASHEET中关于这个CELL的说明

                               
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然后我做了仿真，A ，B端口分别用 clk 和 en使能信号控制，无论是clk接到A或接到B上，Z端在en信号拉高时都会有时钟输出，在en信号拉低时会变成0。
好像真是clock AND ，那这样使用这个模块做ICG会有问题吗。

许learner

请问这种情况下，应该如何约束，还是说我找的门控单元不对？

voiluce

需要trace loop 的 path ，一块和designer 商量，有可能是不可能存在的loop ~~~

hamandu

这个根本不是ICG啊，你要找到真正的ICG

许learner

   

hamandu 发表于 2023-4-6 14:34
这个根本不是ICG啊，你要找到真正的ICG

哈，我找个下，还真的有其他的ICG，谢谢大佬指点

                               
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hamandu

不清楚是谁家的库哈，你可以找找CKLN开头的module，端口是TE，E，CP，Q这样的
ICG一般是两个cell组合而成的，前面是latch，后面是and

许learner

   

hamandu 发表于 2023-4-6 15:53
不清楚是谁家的库哈，你可以找找CKLN开头的module，端口是TE，E，CP，Q这样的
ICG一般是两个cell组合而成的 ...

谢谢，大佬指点，我这边找到两种ICG的库

                               
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mgc455

门控时钟结构一般就是一个latch，和与门 或门的器件，而CKAND这个和AND的区别应该就只有延时了，感觉只有能够保证clk_en变化时没有clk才能使用这个，感觉几乎不用这个器件。