怎么手动画数字版图

白鲸挺可爱

我是做模拟电路的，设计的电路中需要一些很简单的数字逻辑单元，如果直接画版图该怎么操作？
已有数字单元的IP，我现在已经写好verilog代码了，是直接用quartus生成电路图，然后照着原理图画吗？

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很简单的就按照模拟电路那样去画喽

知一不二

建议直接使用数字IP的OA库，有schematic也有layout。直接自己画layout无法确定工艺会有design rule的问题

轩辕志瑜

1. 画数字逻辑单元的版图用cadence家的Virtuoso和芯片代工厂（Foundry）的PDK。其实大部分数字逻辑单元已由芯片代工厂（Foundry）提供原则上不用自己画除非是没有的或芯片代工厂（Foundry）提供的不满足自己的要求才需要自己画。
2. 版图是要用数字后端的工具和芯片代工厂（Foundry）的PDK生成的，Quartus是FPGA开发用的，用它开发的verilog代码要想转成ASIC流片还需要改写一些verilog代码（FPGA的verilog代码有些关键词是没法用Cadence Genus或Synopsys DC综合的，必须改成可综合才能用于ASIC的设计流程）然后再用数字前端的工具栈去处理然后再把综合后的网表级verilog代码用数字后端的工具栈去生成流片用的版图文件（GDSII/OASIS）。