verilog/veriloga代码编译报错：internal parse error

调皮捣蛋

我在进行verilog模块和veriloga模块混合仿真的时候，提示代码编译错误：internal parse error，而且显示错误在最后一行，就是endmodule附近


但是我写的verilog/veriloga当时生成symbol的时候编译并没有错误，最后到AMS混仿的时候报错
而且系统说错误出在endmodule附近，我就很困惑endmodule附近并没有错误啊
请问大家遇到过这种情况吗？

调皮捣蛋

而且我发现把veriloga模块单独拎出来，弄个AMS仿真，它都会报错internal parse error
而这个veriloga模块在spectre仿真器里面仿真一切正常，一旦用了AMS仿真器，就会报上述错误
怎么破招啊，好崩溃