综合后时钟插入反相器

hollyz · 发表于 2023-3-16 15:45:23

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design只有一个时钟，design里只用了posedge clock, 在约束里set_dont_touch_network [get_clocks clk], set_ideal_network [get_clock clk],
综合后还是在时钟上加了反向器“INVD2BWP40P140 U2912（.I(CLK), .ZN(n5)); " ,这是为什么啊？

voiluce · 发表于 2023-3-16 17:04:43

插inv 不要紧， formal 过了就行 ~~~

tree 上的inv ，buf ，CTS 之后都要重新安排的。。。

hollyz · 发表于 2023-3-16 17:12:54

有办法让DC不要插吗？

voiluce · 发表于 2023-3-16 17:28:08

hollyz 发表于 2023-3-16 17:12
有办法让DC不要插吗？

dont touch

ideal

都加上，应该差不多了 ~~~

xingyun666666 · 发表于 2023-3-16 17:38:34

voiluce 发表于 2023-3-16 17:28
dont touch

ideal

set_dont_touch_network [get_clocks clk], set_ideal_network [get_clock clk]

他的问题是加了这个两个命令，工具还是插了，怀疑是不是没设上

voiluce · 发表于 2023-3-16 17:56:42

ideal -no_prop [get_nets -of xxx/yyy]

hollyz · 发表于 2023-3-16 18:12:55

不是所有hierarchy的时钟信号都插了反向器或del cell, 只有个别子模块的clk有插入，set_dont_touch_network这个命令不是会传递的吗？在RTL代码上时钟是一个很干净的信号。也不像是dont touch 跟idle这两个命令没起作用，没有报error，奇怪

voiluce · 发表于 2023-3-16 19:43:43

dont touch 和 ideal ，肯定能用的。。。

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