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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › 请教几个DRC问题
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查看: 2274|回复: 6

[解决] 请教几个DRC问题

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发表于 2023-3-14 15:03:41 | 显示全部楼层 |阅读模式

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本帖最后由 lixuhui112 于 2023-3-17 15:47 编辑

如下图中calibredrv 跑完drc后 导入innovus 中查看的violation，出现大量的VIA1 违例，但是不明白怎么违例了，怎么去修这些drv


打开cell 的cell blockage 确实是通孔之间的距离不够，如下图可以清楚的看到












下载.png
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发表于 2023-3-14 15:27:12 | 显示全部楼层
应该是跑完drc吧，跑完drv是什么鬼，看rule的描述就是很简单的via to via spacing错误，rule太简单，就是表面意思，没什么解释的, 调整一下via to via的间距就行了
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发表于 2023-3-14 16:52:55 | 显示全部楼层
cell内部的via和图上的via有space问题，你开gds或者cell pin/ cell obs看一下
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voiluce
发表于 2023-3-14 17:18:52 | 显示全部楼层
用calibredrv 打开gds，load DRC 结果。

目测V1 用了太宽的via，用普通的via应该就好了 ~~~
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发表于 2023-3-16 14:50:00 | 显示全部楼层
和cell 内部的pin 有drc，你把cell pin那一层打开
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发表于 2023-3-16 15:27:57 | 显示全部楼层
可以先绕线 最后再打via1的power via
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发表于 2023-3-18 15:46:23 | 显示全部楼层
改下editpowervia 的cmd 把via hegiht变大 试试
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