请教几个后端问题

xingyun666666

请教几个问题，

1，我们在做一个新项目的时候，比如10层ME，改如何确定哪几层作为clock net,如果是第一次做此种类型的芯片？弄出几种组合，并行实验嘛？

2，cts 后的latency比较大，debug发现在CTS之前就有很多级，这种直接可以反馈给前端改clock结构嘛？

3，发现有tran violation，debug发现部分pin在.lib中transition本就比较大，这种是lib不合理？直接硬修？

voiluce

1 . 改如何确定哪几层作为clock net
===
次高的几层都可以。。。

2. 发现在CTS之前就有很多级
===
这个无招，功能就需要好几个clock 选一个。

3. 部分pin在.lib中transition本就比较大
===
lib 是合理的，只能绕开  ~~~

xingyun666666

voiluce 发表于 2023-3-10 15:32
1 . 改如何确定哪几层作为clock net
===
次高的几层都可以。。。

1 . 改如何确定哪几层作为clock net
===
次高的几层都可以。。。
---
比如10层ME，我先用M9/8/7去try?这个跑完，主要根据什么指标来调整层哦？

2. 发现在CTS之前就有很多级
===
这个无招，功能就需要好几个clock 选一个。

--
这个不可以让负责clock结构的人去优化clock structure吗？改一下

voiluce

比如10层ME
===
一般top 1， top2 是超厚金属，不合适做tree， tree用3~4层可以了。。。

让负责clock结构的人去优化clock structure吗
===
可以的，两边一块商量吧。。。

xingyun666666

voiluce 发表于 2023-3-10 19:27
比如10层ME
===
一般top 1， top2 是超厚金属，不合适做tree， tree用3~4层可以了。。。

一般top 1， top2 是超厚金属，不合适做tree

--这个可能和我想的不一样，我以为top1/2是为了做power，假设power net不存在，他们是超厚金属，做clock tree不是更好？因为latency会很小很小哦

voiluce

他们是超厚金属，做clock tree不是更好？因为latency会很小很小哦
===
电阻是很小，但是routing track 也是超级少的说 ~~~