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vividdream 发表于 2023-3-6 11:18 没有图,不好分析。可能因为增益太小,step太小看不出来。也有可能传输函数有问题。你可以用一个最简单的RC ...
这是我写的va
自己加的激励电压 给了1v
trans设置
这是输出图
vividdream 发表于 2023-3-6 13:04 输入是DC没变,输出也不会变。
我欧我骄傲 发表于 2024-1-11 10:55 请问veriloga中laplace函数的语法在哪看呀,laplace(v(in),[],[])每部分代表什么?以及您知道laplace_zp函 ...
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