请问高压设计(如40v)时，要如何用LDMOS的drain端去挡高压呢？

Eric_Lin · 发表于 2023-3-4 19:41:43

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例如仿真时，M3的vgs3=vds3，但如何保证这里的vgs不会过大导致M3击穿？
如何能使得LDMOS分走大部分的高压VDS？LDMOS的尺寸和栅压等如何确定？

zixin1hao · 发表于 2023-3-5 11:46:36

M3 应该不用保护了吧? M1、M6的VGS 应该需要clamp

竟然是我诶 · 发表于 2023-3-6 09:26:24

M3应该不会击穿，那个LDMOS是保护低压差分输入管的，低压的管子VDS耐不了这么高压。挡高压需要在两个LDMOS栅极设置合理的偏置VB，VB-VGS（LDMOS）就是低压管的漏极电压。

Eric_Lin · 发表于 2023-3-6 13:34:13

zixin1hao 发表于 2023-3-5 11:46
M3 应该不用保护了吧? M1、M6的VGS 应该需要clamp

这个clamp具体要怎么操作呢？是加二极管就行了嘛

豆不毁 · 发表于 2023-3-7 09:13:20

Eric_Lin 发表于 2023-3-6 13:34
这个clamp具体要怎么操作呢？是加二极管就行了嘛

对高压做一个偏置电路，相当于对高压的钳位。

andy2000a · 发表于 2023-3-7 09:28:13

本帖最后由 andy2000a 于 2023-3-7 09:29 编辑

1. Zener diode clamp , 某些工艺 LDPMOS 会有另一个版本内建gate Zener diode

2. M3 VGS 是diode connect 不用, 须保护的是 M4 vds 那边 clamp

3. Clamp 很多作法 ,

除Zenerdiode ,

用 mos/bjt 的 turn on 去"吃掉电压" ,

或 zener + ldnmos , 因 iso ldnmos source = Vgate – Vth 去卡掉电压, 这一般很多用 flyback pwm gate clamp

4. ldmos 该问的是 "如何去做 rail-rail input" , 因为 ldmos vgs 有 limit ..

40v rail-rail OPA , 可vis 0.5um 5/40v HV MOS 就可 , 为何搞 LDMOS ??

Eric_Lin · 发表于 2023-3-7 11:52:48

andy2000a 发表于 2023-3-7 09:28
1. Zener diode clamp , 某些工艺 LDPMOS 会有另一个版本内建gate Zener diode 2. M3 VGS 是di ...

我用的smic18bcd的pdk，里面的HVMOS我只看到了LDMOS（最高40V VDS，5V VGS），所以就问LDMOS是否可以。

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卢指导 · 发表于 2023-3-14 20:45:36

andy2000a 发表于 2023-3-7 09:28
1. Zener diode clamp , 某些工艺 LDPMOS 会有另一个版本内建gate Zener diode 2. M3 VGS 是di ...

请问老哥bcd工艺中做高压rail to rail的input应该怎么做才不会使其vgs>5v呢，求告知方法

chip_P · 发表于 2024-3-20 14:46:09

卢指导发表于 2023-3-14 20:45
请问老哥bcd工艺中做高压rail to rail的input应该怎么做才不会使其vgs>5v呢，求告知方法 ...

老哥有找到解决的方法吗，目前我也遇到了这个难题，不知道怎么解决啊

ddddd666 · 发表于 2024-5-1 13:09:18

Eric_Lin 发表于 2023-3-7 11:52
我用的smic18bcd的pdk，里面的HVMOS我只看到了LDMOS（最高40V VDS，5V VGS），所以就问LDMOS是否可以。

...

哥，找到解决方法了吗？我也被难住了

[求助] 请问高压设计(如40v)时，要如何用LDMOS的drain端去挡高压呢？