Post-synthesis有warning scheduled event was cancelled

zhaoxueji

设计了一个clock的模块，输入的clk信号是32768Hz, 我使用了一个15位的count来从0数到32767，数到32767时， 会产生一个信号使得reg second加1，当reg second到59，给minute reg加1， 依次类推到小时，从而实现即时的功能。
综合没有报错 综合后再跑仿真就提示 warning： scheduled event on delay net cnt_reg[] was cancelled。 cnt[14:0]就是我用来从0数到32768的寄存器（共15位），warning报的有cnt_reg[2], cnt_reg[5] , cnt_reg[7]  , cnt_reg[4] 等，但是cnt_reg[1]以及10 以上都没有报warning。 请问是什么原因。谢谢各位！！！

voiluce

scheduled event on delay net
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写了  <= #1 之类的吧 ？

不要紧的，最重要的是formal 过了 ~~~