求助解决Sigma Delta ADC的理想模型搭建问题

玉米炖排骨

最近在学习SD ADC，也搭建了实际电路，但是与MATLAB里面搭建的非理想架构性能差很多，实际电路只是信噪比差很多，内部输出摆幅均与建模一致。
因此想把电路里面的非理想器件换成理想器件来逐步找出问题。但是遇到了如下问题：
首先是只换运放，理想运放尝试了如下结构
1、VCVS搭建的

                               
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2、Verilog A写的

                               
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3、李福乐老师PPT上的

                               
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我也均单独验证过运放的AC和瞬态特性，均无问题，但是替换了SD中的运放后发现不收敛，例如第二级的输出波形，前期还保持稳定，中间突然震荡饱和了

                               
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单独只换开关也遇到了类似的问题，求解答如何使用理想电路模型搭建SD ADC

q690790430

除去器件噪声和非线性，可能量化噪声未经过有效整形；检查一下运放之间的输入端是否接错；

luminedinburgh

可以考虑限制VCVS摆幅，设置vmax/vmin，或者diode钳位；也可以在输出串一个很小的RC帮助收敛1ohm,10fF

玉米炖排骨

q690790430 发表于 2023-2-25 16:16
除去器件噪声和非线性，可能量化噪声未经过有效整形；检查一下运放之间的输入端是否接错； ...

我使用实际运放是可以跑出噪声整形的结果的，我的实际运放和理想运放symbol是一样的，没有接错

玉米炖排骨

luminedinburgh 发表于 2023-2-27 09:30
可以考虑限制VCVS摆幅，设置vmax/vmin，或者diode钳位；也可以在输出串一个很小的RC帮助收敛1ohm,10fF ...

限制摆幅试过了，这个没有效果，我去试一下串一个很小的RC

q690790430

玉米炖排骨 发表于 2023-2-27 14:32
我使用实际运放是可以跑出噪声整形的结果的，我的实际运放和理想运放symbol是一样的，没有接错
...

==接错了也能量化误差也能整形的，比如三阶60dB效果变成二阶40dB的效果。

alike233

实际电路跑出来的结果波形没有问题，可能是fft程序有问题，不能用sdtoolbox里面程序