请教：大的ultrascale FPGA芯片的BRAM使用率达到75%,可能会有什么问题？

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最近在做一个很大的FPGA设计（xcvu190），想使用很多BRAM资源，但是不太清楚如果把片上BRAM大部分用了是否还能优化到200MHz左右？
总感觉会在局部产生congestion，想请问有经验的大佬分享一下看法。

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Virtex UltraScale的数据手册给出的Block RAM指标：

                               
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假定你期望的200M，是对Block RAM的单周期连续读，并且你不擅长管理流水线的话，只要你单个RAM IP使用的Block RAM数量不要太大，比如用16个构成你一个64KBytes的RAM，它输出延迟1.44ns，留给布线的裕量至少有3ns左右，16:1的路径，3ns的布线延迟裕量，以virtex系列主打的高性能特性来说，应该不难。

如果你擅长管理流水线，那么block RAM的输出延迟是0.44ns，这对于200M的设计来说，应该定位为容易。

如果你只是整体设计需要达到200M，而Block RAM并不需要实现单周期的流水线访问，想评估Block RAM会不会成为你的设计时序瓶颈，只要结合多周期时序约束管理，应该不会。