用virtuoso导入一个网表进行整理反向，修改symbol后，schmatic再保存会丢失。

uzljuljz · 发表于 2023-2-13 11:24:05

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目前在用virtuoso的cdl功能导入网表，进行电路的整理。
然后底层整理好了，整理中层的时候，修改symbol时，中层的symbol由于形状和pin的位置变化（美化），中层schmatic修改的symbol会断路，然后这时候保存一下，net或label信息会丢失。

所以请问，virtuoso schmatic保存的时候，可以不丢失被修改symbol的net信息吗。

图1 修改位置前

图2 修改位置后

可以看到网络信息丢失了。

522526tl · 发表于 2023-2-13 13:50:22

哪个net信息丢失了，你圈一下？我没太看出来

uzljuljz · 发表于 2023-2-13 15:14:52

522526tl 发表于 2023-2-13 13:50
哪个net信息丢失了，你圈一下？我没太看出来

这里。不保存的时候还有net信息，保存的话就没有了。

榴莲学长 · 发表于 2023-2-13 16:00:01

uzljuljz 发表于 2023-2-13 15:14
这里。不保存的时候还有net信息，保存的话就没有了。

你这个不是现在得symbol比之前得symbol大了嘛然后端口位置对应不上了哈哈哈

uzljuljz · 发表于 2023-2-13 16:14:39

榴莲学长发表于 2023-2-13 16:00
你这个不是现在得symbol比之前得symbol大了嘛然后端口位置对应不上了哈哈哈

...

就是有时候要修改，因为导入的symbol不是这样的，不太好看，然后再修改一下symbol。

522526tl · 发表于 2023-2-13 19:20:47

本帖最后由 522526tl 于 2023-2-13 19:22 编辑

uzljuljz 发表于 2023-2-13 15:14
这里。不保存的时候还有net信息，保存的话就没有了。

这点不会有原来的net信息了，因为他已经没有跟前面的net进行连接，你check save的时候他自己产生了一个新的net（你可以点那个输入pin的点，然后Q一下，可以看到新的赋的新net名）；你可以想想，一个floating的pin要是net信息跟你电路里面的某个net一样，那不就短路了，那你在一堆电路里面怎么检查有没有连上，这不是会发生冲突吗。