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查看: 1279|回复: 2

[原创] 怎么把两个module level的uvm环境合并成一个chip level的环境?

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发表于 2023-2-6 17:47:48 | 显示全部楼层 |阅读模式

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如题所示,想问一下大家都是怎么做的?
除了建一个大的env把两个小的env包起来,还有什么更好的方法吗?我查到一个是这样的https://www.sohu.com/a/299963627_781333

发表于 2023-4-18 14:41:12 | 显示全部楼层
本帖最后由 shaoqingtju 于 2023-4-18 14:43 编辑

取决于用途,举两个例子
  • 如果一个soc的test,一个ip的test,两者之间的关系比较纯粹和固定,我想完成IP的case在SOC上的porting,那么双顶层结构是较好的解决方案。
  • 如果两个小模块集成为一个大模块,且两者有很复杂的调度,交互关系,那么wrap env,重写vseq的方案可能较好
  • 需求促生方案,DUT的本身特性和测试需求决定了哪种方案最适合
 楼主| 发表于 2023-4-18 15:22:44 | 显示全部楼层


shaoqingtju 发表于 2023-4-18 14:41
取决于用途,举两个例子
  • 如果一个soc的test,一个ip的test,两者之间的关系比较纯粹和固定,我想完成IP ...


  • 谢谢!
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