在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 1314|回复: 2

[原创] 怎么把两个module level的uvm环境合并成一个chip level的环境?

[复制链接]
发表于 2023-2-6 17:47:48 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
如题所示,想问一下大家都是怎么做的?
除了建一个大的env把两个小的env包起来,还有什么更好的方法吗?我查到一个是这样的https://www.sohu.com/a/299963627_781333

发表于 2023-4-18 14:41:12 | 显示全部楼层
本帖最后由 shaoqingtju 于 2023-4-18 14:43 编辑

取决于用途,举两个例子
  • 如果一个soc的test,一个ip的test,两者之间的关系比较纯粹和固定,我想完成IP的case在SOC上的porting,那么双顶层结构是较好的解决方案。
  • 如果两个小模块集成为一个大模块,且两者有很复杂的调度,交互关系,那么wrap env,重写vseq的方案可能较好
  • 需求促生方案,DUT的本身特性和测试需求决定了哪种方案最适合
 楼主| 发表于 2023-4-18 15:22:44 | 显示全部楼层


shaoqingtju 发表于 2023-4-18 14:41
取决于用途,举两个例子
  • 如果一个soc的test,一个ip的test,两者之间的关系比较纯粹和固定,我想完成IP ...


  • 谢谢!
    您需要登录后才可以回帖 登录 | 注册

    本版积分规则

    关闭

    站长推荐 上一条 /2 下一条


    小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
    ( 京ICP备:10050787号 京公网安备:11010502037710 )

    GMT+8, 2024-11-22 06:21 , Processed in 0.016971 second(s), 7 queries , Gzip On, Redis On.

    eetop公众号 创芯大讲堂 创芯人才网
    快速回复 返回顶部 返回列表