锁相环无法锁定

pzp999555

对锁相环进行后仿真，预充电过程，fb_clk紧跟ref_clk,在进行环路追踪时，ref_clk的上升沿先到，产生up信号，但是fb_clk的上升沿确往后推，up信号的脉冲越来越大，造成这个的原因是LPF电容漏电么？个人测得的cp的match还不错

磐磬

把仿真结果贴出来会更容易分析原因，包括但不限于fb_clk，ref_clk，up，dn，vctrl，Icp_out等等

kanchiam

這只是PLL鎖定的過程
PLL的pfd 是鎖 frequency 和 phase
如果頻率不同，就會產生你形容的狀況
如果頻率很接近了，還有這種情況，看pfd的電路運作是否正常

pzp999555

   

kanchiam 发表于 2023-1-31 11:40
這只是PLL鎖定的過程
PLL的pfd 是鎖 frequency 和 phase
如果頻率不同，就會產生你形容的狀況

谢谢前辈回复，然后我还有一个问题。在稳定时，ref_clk与fbk_clk之间的相位差过大，这会是什么原因造成的呢？

                               
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pzp999555

   

kanchiam 发表于 2023-1-31 11:40
這只是PLL鎖定的過程
PLL的pfd 是鎖 frequency 和 phase
如果頻率不同，就會產生你形容的狀況

谢谢前辈的回复，我还有一个问题，就是ref_clk与fbk_clk的相差有点大，这个是传输函数存在问题么？

                               
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kanchiam

   

pzp999555 发表于 2023-1-31 14:18
谢谢前辈回复，然后我还有一个问题。在稳定时，ref_clk与fbk_clk之间的相位差过大，这会是什么原因造成的 ...

1. pfd up and down 的路徑不同
2. charge pump 的up down current mismatch
3. filter 上有leakage current(maybe from charge pump 、capacitor or vco input gate leakage)
這種phase error除非是在serdes，一般幾乎都不用理它
提醒，phase error 會在vctrl產生電壓擾動，會產生微量jitter

kanchiam

你這個phase error有點大
應該有可能pll phase 還沒完全鎖定
看一下20us的位置

pzp999555

   

kanchiam 发表于 2023-1-31 15:26
你這個phase error有點大
應該有可能pll phase 還沒完全鎖定
看一下20us的位置

后面的仿真结果就稳定在这里了

kenboy530

kanchiam前辈说的几点很有道理，它们是锁定时出现静态相位误差的主要原因，后续排查时可以先写出对应模块的VA模型，逐个替换实际电路。

激动的油条

首先，仿真是芯片设计过程中做的仿真，测试是TO回来后做的测试，后仿真环路，cp却是测试结果，不太对劲
其次，分析问题，从你贴出来的图上看，fb_clk和ref_clk的好像还是频率相同的，只是相位不同而已，你要是用的一型锁相环，这种情况是稳定的，一型锁相环本身就存在固定的相位差。

最后问一个问题，你这个是锁相环的后仿真吗？包含了所有模块的后仿提参文件吗？机器可以仿的动吗